주요 업무 내용
* Digital H/W Designer : Logic /RTL Design
- Coding: Verilog HDL, VHDL
- Simulator: Ncsim, Verilog-XL, Model Sim
* SoC Verification Engineer : SoC Verification
- Coding: Verilog/UVM/C testbench
- Verification attribute and Coverage model from specification
- Experience in ACE/AXI/AHB/APB Bus
- Experience SoC Architecture especially peripherals verification
- Power Simulation
- Mixed Simulation
* SoC Frontend Designer : Synthesis, SDC, ECO, LEC
- Tool: DC, PT, Formality, Spyglass, ECO
- Implementation RTL to Netlist
- SCAN/MBIST Test support
- Timing Closure
- Post Simulation
자격 요건
* 경력
- ASIC/SOC/FPGA 개발 경험
- Verilog HDL 및 C/C+를 사용한 설계/검증에 대한 전문 지식
- AMBA AXI와 memory sub-system에 대한 지식
- RTL simulation, debugging, synthesis, and lint/CDC을 위한 EDA 툴의 기술 보유
* 신입
- Verilog HDL 및 C/C++를 이용한 개발 경험
- RTL simulation, debugging, and synthesis 툴 사용 경험
*관련 전공 석사 신입 지원 가능 (경력무)
(일부경력자도 가능)
